Journal de génie électrique et de technologie électronique

Conception d'une cellule additionneuse de préfixes parallèle CMOS à faible consommation

Shaochen Yang, Lau KT et Yufei Zhang

L'addition est l'opération de base dans de nombreuses applications électroniques modernes . En tant qu'additionneur le plus rapide, l'additionneur à préfixe parallèle intéresse de nombreux concepteurs de circuits. Au cours des dernières décennies, la tension d'alimentation et la taille des transistors ont été considérablement réduites. Avec de plus en plus de transistors intégrés sur une seule puce, le problème de puissance doit être pris en compte. L'additionneur à faible consommation est étudié depuis des années et de nombreuses solutions sont proposées. Dans cet article, un nouveau circuit est conçu au niveau du transistor. La cellule de circuit proposée utilise une logique de porte de transmission et une structure basée sur MUX. Les simulations sont effectuées à l'aide de Cadence® Virtuoso Spectre Simulator. Le résultat montre que le nouvel additionneur démontre une meilleure performance en termes de dissipation de puissance, ce qui permet d'économiser plus de 5 % d'énergie par rapport aux additionneurs logiques CMOS conventionnels avec une longueur de mot différente.