Dimitar ST
Modèle de détection d'achèvement pour un comparateur numérique
Le processus de commutation dans un comparateur de grandeurs multibits a été analysé ainsi que la latence avec laquelle les caractéristiques de sortie sont formées. Une analyse critique des méthodes possibles pour l'évaluation de la latence de la porte logique est présentée, à savoir la disjonction du signal à double rail, l'élément C de Muller et la logique de convention NULL (NCL). Un nouveau circuit logique économique pour la réalisation de la détection d'achèvement lors de l'exécution de la comparaison d'opérations a été proposé en relation avec les conclusions tirées. Le circuit logique synthétisé est basé sur le parallélisme dans le circuit comparateur. Le signal généré par le circuit susmentionné permet au comparateur de fonctionner dans les conditions de contrôle asynchrone.
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