Journal de la science de l'énergie nucléaire et de la technologie de production d'électricité

Une conception efficace d'un multiplicateur pipeliné non signé 32 bits basé sur FSM utilisant Verilog HDL

Hema Chitra * , R Dhanasekaran, V Rajya Ganesh et Preeti Maddhyeshia

Cet article présente une modification du multiplicateur pipeline 32 bits basé sur FSM. Il utilise des additionneurs Carry Look Ahead (CLA) et des additionneurs Carry Select (CSA) à la place des additionneurs Ripple Carry (RCA) dans le multiplicateur pipeline 32 bits basé sur FSM pour réduire le délai de propagation de la retenue. La conception matérielle proposée est basée sur un algorithme de décalage et d'ajout pour le processus de multiplication. Notre conception de multiplicateur pipeline suggérée a réduit l'additionneur et ajouté le produit partiel séquentiellement pour augmenter la fréquence de fonctionnement maximale et réduire les ressources matérielles. Le rapport de synthèse montre que le multiplicateur pipeline 32 bits modifié basé sur FSM a moins de retard, moins d'utilisation de ressources logiques que le multiplicateur pipeline basé sur FSM. La simulation a été réalisée dans Xilinx Vivado 2017.4 (Verilog HDL).

La conception proposée permet d'instancier un additionneur de sélection de retenue pour le processus d'addition de produit partiel, l'additionneur de sélection de retenue est plus rapide que l'additionneur de retenue à ondulation. Le compromis entre le délai et la puissance, le délai a été réduit et la puissance a été augmentée par rapport à la méthode existante. La méthode proposée peut être utilisée pour l'opération de multiplication en pipeline à grande vitesse.